在CMOS電路中，功耗的來(lái)源主要有兩個(gè)方面
（1）靜態(tài)功耗，即反向漏電流造成的功耗；
（2）動(dòng)態(tài)功耗，由電路作開(kāi)關(guān)轉(zhuǎn)換時(shí)進(jìn)入過(guò)渡區(qū)由峰值電流引起的暫態(tài)功耗，以及負(fù)載電容和芯片內(nèi)寄生電容的充放電電流引起的功耗。
 
SRAM的功耗包括動(dòng)態(tài)功耗（數(shù)據(jù)讀寫(xiě)時(shí)的功耗）和靜態(tài)功耗（數(shù)據(jù)保持時(shí)的功耗）。圖4.1 給出了一個(gè)用來(lái)分析SRAM功耗來(lái)源的結(jié)構(gòu)模型[18]，在這個(gè)模型中，將SRAM的功耗來(lái)源分成三部分：存儲(chǔ)陣列、行(列)譯碼器、以及外圍電路。
   
假設(shè)存儲(chǔ)陣列的規(guī)模為n 行m 列，那么當(dāng)行譯碼有效后某一行上的m 個(gè)存儲(chǔ)單元會(huì)同時(shí)處于活動(dòng)狀態(tài)。這樣，SRAM 的動(dòng)態(tài)功耗可以表示為：

   
其中，VDD是外部供電電壓，IDD是總電流，iact是選中單元的有效電流，ihld是未選中單元的漏電流，CDE是譯碼器每個(gè)輸出節(jié)點(diǎn)的電容，VINT是內(nèi)部工作電壓，CPT是CMOS控制邏輯和外圍驅(qū)動(dòng)電路的總電容，IDCP是外圍電路的靜態(tài)電流，f是工作頻率(f＝1/tRC：tRC是操作周期時(shí)間)，IDCP表示外圍電路的總電流，它主要來(lái)源于列操作電路和I/O靈敏放大電路。在Vth不太小時(shí)，SRAM中的靜態(tài)漏電流ihld很小，但是，隨著器件尺寸和工作電壓的降低，漏電流成變得非常嚴(yán)重。對(duì)于現(xiàn)在的SRAM設(shè)計(jì)，其行譯碼器通常采用CMOS NAND結(jié)構(gòu)[21] ( )C V f DE INT ，因此充電電流n + m 可以忽略，因?yàn)槊看尾僮髦皇沁x中陣列中的一行和一列(即n + m = 2 )。
 
假設(shè)字線的活動(dòng)時(shí)間為，位線上的電流為，由于讀出操作時(shí)位線上的電壓變化很小(一般只有0.1~0.3V)，所以位線上的充電電流可以忽略不計(jì)，但必須注意的是，寫(xiě)入操作時(shí)位線上的電流是不能夠忽略的,這樣，讀操作時(shí)的電流可以表示為：

 
SRAM中的靜態(tài)功耗主要來(lái)自于存儲(chǔ)單元的漏電流，與相比， 可以忽略，因此，其靜態(tài)功耗可以表示為：